Abstract: 在SoC(system-on-chip)的时代，随着电路设计复杂度的增加，模拟所花费的时间也随着增加，为了快速验证设计者的电路，尤其是在混合电路的模拟上，许多努力都致力于将电路提高到行为层级描写，以加快此设计流程。过去这几年来，当设计者在发展类比电路或是混合信号电路的时候，SPICE电路模拟器一直都是最基本的设计与验证工具，但是随着半导体技术的不断发展、推出市场的快速要求(time-to-market)……等等，传统的SPICE模拟器再也无法满足先进电路的设计需求了。此论文里，我们提出了一套利用Verilog-A硬件描述语言建立PLL电路之行为模组的方法，并建立了一套标准的参数粹取流程，利用bottom-up(由下而上的)的验证方式，将电路的非理想因素粹取出来，使得我们此PLL行为模组能更接近实际传统的晶体管层级(transistor level)的模拟结果。最重要的，我们提出的这种回填参数的方法能适用于各种多变的PLL锁相回路电路，使它不受制于电路的架构与特性。 On Behavioral Modeling for Phase-Locked Loop Circuits with Non-Ideal Effects