本答案记录不仅包含 Image Enhancement LogiCORE IP 的发布说明及已知问题，而且还包括以下内容：
发布说明和已知问题答复记录面向在 Vivado 2013.1 和更新工具版 中生成的核。
注意：: 该内核以前叫图像边缘增强内核。
在 2019.1 停用，不建议用于新设计。
如需查看新特性列表和所有版本添加的器件支持，请参见 Vivado 设计工具中提供该核的 Change Log 文件。
此表将内核版本关联至首个包含该表的 Vivado 设计工具发布版本。
下表提供使用 Image Enhancement LoGiCORE IP 的通用指南答复记录。
注意："找到的版本" 列出了首次发现问题的版本。
该问题可能也出现于较早版本，但未对较早版本进行特定测试。
(Xilinx Answer 60173) 为什么图像增强内核在通过 AXI4-Lite 接口改变列数后，会将数据输出到错误的列中？ v8.0 N/A
请通过视频板块寻求技术支持.Xilinx 论坛为技术支持提供丰富资源。
整个 Xilinx 用户社区都可在这里提供帮助，您可提出问题并与 Xilinx 专家合作，以获得您需要的解决方案。