前一篇文章中说明了用 trace 来统一验证 Verilog 的方式，但是 trace 可能会很大或是不好产生。本文将会探讨还有哪些潜在的问题，以及 UVM 对这些问题的对策。
SystemVerilog 中引入了 Universal Verification Methodology (UVM) 用来验证硬件的一种手段，UVM 直翻就是通用验证方法论，UVM 就像是一个范本，提供我们写 testbench 的想法，并不是指使用一个特定的工具或是是语言来撰写 testbench。上面这样讲有点抽象，打个比方来说，写文章的方法论之一就是要有起承转合，这根我们使用什么样的语言没有关系。本文中将会从一个范例下手，讨论为什么需要 UVM。